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Scriverò codice rtl in vhdl o systemverilog per il tuo progetto FPGA
Progettazione RTL e FPGA: soluzioni RISC V, guidate dall'AI e pronte per IoT
🚀 Sono Haseeb — un ingegnere di design digitale specializzato in RTL design, sviluppo FPGA (VHDL/SystemVerilog) e core RISC-V personalizzati. Creo hardware veloce, scalabile e pronto per la sintesi p...
Informazioni su questo servizio
Hai bisogno di codice VHDL o SystemVerilog di alta qualità per il tuo progetto FPGA o RTL? Sono Haseeb, un ingegnere di design digitale che trasforma idee complesse in hardware pulito e pronto per la sintesi.
Da architetture RTL e design di IP core a testbench e integrazione RISC-V, ci penso io. Lavoro con strumenti come Vivado, Quartus e ModelSim, e supporto sia piattaforme Xilinx che Intel.
Che sia per un progetto studentesco o un prototipo di produzione completo, consegno codice ottimizzato e ben documentato che funziona al primo tentativo.
Costruiamo qualcosa di brillante. Scrivimi prima di ordinare per iniziare!
Piattaforma:
FPGA
Il mio portfolio
FAQ
Traduzione automatica.
Di cosa hai bisogno da me per iniziare?
Per favore, fornisci una descrizione chiara del tuo progetto, requisiti di progettazione, FPGA target (se presente), lingua preferita (VHDL o SystemVerilog) e eventuali vincoli o strumenti specifici che desideri che io usi.
Puoi aiutare con compiti accademici o universitari?
Sì, posso assistere con compiti accademici a scopo didattico.
Fornisci simulazioni e testbench?
Sì! I pacchetti Standard e Premium includono testbench funzionali e risultati di simulazione usando ModelSim o Vivado.
Puoi implementare il design su una scheda FPGA reale?
Posso preparare tutto per l'implementazione (vincoli, sintesi, ecc.), ma il test fisico sulla scheda è disponibile solo se concordato in anticipo.
