Farò uvm del tuo RTL specifico

RTL VERIFICATION ENGINEER | SystemVerilog · UVM · Verilog · RISC-V · FPGA

Stai cercando un ingegnere esperto in Verilog, SystemVerilog o UVM per verificare il tuo design RTL? Offro servizi strutturati e affidabili di verifica RTL e progettazione digitale per progetti FPGA e ASIC.

Sono specializzato nello sviluppo di testbench SystemVerilog/UVM, scrittura di scenari di test, debug di fallimenti di simulazione e verifica della funzionalità del DUT rispetto alle specifiche.

COSA OFFRO:

Sviluppo di testbench UVM: Agent, Sequencer, Driver, Monitor, Scoreboard e Environment

Testcase diretti e con constraint-random

Copertura funzionale e analisi della copertura

Assertions SystemVerilog e verifica dei protocolli

Codifica RTL, debug e sviluppo di testbench

Verifica del processore RISC-V

Verifica dei protocolli: AXI/AXI4-Lite, APB, AHB, UART, SPI e I2C

Simulazione e debug delle waveform usando QuestaSim

Analisi dei bug, testcase riproducibili e report di verifica

Mi concentro su ambienti di verifica puliti, riutilizzabili e scalabili con debug pratico e verifica basata sulla copertura.

SCRIVIMI PRIMA DI ORDINARE

Facciamo in modo che il tuo RTL sia affidabile e pronto per la verifica.