Creerò un progetto di sistema digitale e farò la verifica rtl in systemverilog

Stai cercando un ingegnere affidabile per progettare, verificare o debugare i tuoi sistemi digitali? Hai trovato la persona giusta.

Sono laureato in Ingegneria Informatica, con esperienza pratica in design RTL, verifica funzionale e verifica formale usando strumenti standard del settore.

Ciò che offro:

Verifica Funzionale

• Sviluppo di testbench usando SystemVerilog
• Verifica basata su interfacce, blocchi di clock e fork-join
• Verifica guidata dalla copertura: blocchi, espressioni, toggle e covergroups
• Simulazione usando Cadence Xcelium e Questa

Design RTL / FPGA

• Progettazione HDL e implementazione su Basys 3, Spartan 3A
• DSP e elaborazione del segnale su FPGA (elaborazione audio, XADC, PWM)
• Integrazione di protocolli di comunicazione come I2C, SPI e altri

Perché lavorare con me?

• Competenza a livello di laurea in metodologia di verifica
• Esperienza reale di individuazione di bug di progettazione in moduli conformi ai protocolli
• Comunicazione chiara e consegna puntuale
• Background in supporto tecnico che mi permette di capire esattamente le esigenze del cliente

Contattami prima di ordinare così posso confermare di essere la persona giusta per il tuo progetto.