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Progetterò sistemi fpga e soc per elaborazione immagini, video e dsp
Ingegnere FPGA, SoC, ASIC e RTL Verilog SystemVerilog Vivado AI e ML
Sono un laureato in Ingegneria Elettronica specializzato in progettazione FPGA, dal concetto RTL al bitstream finale. Progetto in Verilog e SystemVerilog, eseguo verifica funzionale e implemento proge...
Informazioni su questo servizio
Ingegnere di progettazione elettronica con esperienza in FPGA Design Engineer, Verilog/SystemVerilog RTL design, verifica e implementazione usando Vivado, Vitis e SDK.
Fornisco soluzioni FPGA pulite, ben documentate per il design digitale, l'integrazione di SoC e il deployment di AI/ML su dispositivi edge.
Dal concetto al bitstream, gestisco l'intero ciclo di progettazione con precisione
e consegna puntuale.
Multilingue (inglese, urdu, arabo, francese, tedesco) pronto a lavorare con
clienti in tutto il mondo.
Costruiamo qualcosa di potente. Scrivimi oggi.
FAQ
Traduzione automatica.
Quali schede FPGA e piattaforme supporti?
Supporto Xilinx/AMD (Artix-7, Zynq, Spartan-6/7), Intel/Altera (Cyclone IV/V, Arria, Stratix) e Lattice (ECP5, iCE40). Se hai una scheda diversa, scrivimi prima e confermerò la compatibilità.
Fornisci risultati di simulazione e waveform?
Sì. Tutti i pacchetti Standard e Premium includono screenshot di waveform di simulazione e un breve rapporto di verifica come prova che il progetto funziona correttamente prima della consegna.
Puoi lavorare da un diagramma a blocchi, specifica o idea approssimativa?
Assolutamente. Puoi condividere un diagramma a blocchi, una specifica scritta, un riferimento al datasheet o anche una descrizione approssimativa di ciò di cui hai bisogno. Lo trasformerò in codice RTL pulito e funzionante.
Quali file riceverò una volta completato il progetto?
Riceverai tutti i file sorgente (.v o .sv), file di constraint (.xdc), testbench di simulazione, screenshot di waveform, rapporti di sintesi e implementazione, e un readme che spiega il progetto.
