Sfoglia categorie
Esplora
Fiverr Pro
Italiano
$
USD
Faro verifica rtl, testbench uvm, copertura funzionale per asic e fpga
Progettazione FPGA Vivado RTL, codifica, debug
Ciao! Sono un ingegnere di RTL Design con oltre 2 anni di esperienza in Verilog, SystemVerilog, SVA e sviluppo FPGA usando Vivado.
Mi specializzo nella scrittura di RTL puliti e ottimizzati e di Asser...
Informazioni su questo servizio
Offro servizi di verifica di alta qualità basati su SystemVerilog e UVM per design digitali. Con oltre 2 anni di esperienza pratica in progettazione e verifica hardware, mi concentro sulla creazione di testbench affidabili e scalabili per garantire che il tuo progetto funzioni correttamente in tutte le condizioni.
I miei servizi includono la creazione di testbench UVM, scrittura di test case diretti e con restrizioni casuali, copertura funzionale, assertions, debug di fallimenti di simulazione e miglioramento della chiusura della verifica. Posso lavorare con strumenti standard del settore così come con ambienti open-source, a seconda delle esigenze del tuo progetto.
Utilizzo piattaforme come EDA Playground per prototipazione rapida e convalida, e posso anche supportare flussi di verifica usando strumenti come Vivado per design basati su FPGA. Il mio approccio è pratico e orientato ai risultati, garantendo debug più rapido e copertura efficiente.
Se hai bisogno di aiuto per verificare un modulo, risolvere problemi o costruire un ambiente di verifica completo da zero, posso supportarti con comunicazioni chiare e consegne puntuali.
Facciamo in modo che il tuo progetto sia robusto e pronto per la verifica.
Piattaforma:
FPGA
Expertise:
Debug
•
Ottimizzazione SoC
•
Programmazione
FAQ
Traduzione automatica.
Di cosa hai bisogno da me per iniziare?
I tuoi file di progetto RTL, una breve descrizione di cosa fa il modulo e eventuali specifiche di protocollo o interfaccia se disponibili. Se hai solo un'idea generale, scrivimi prima e possiamo definire insieme l'ambito.
Puoi lavorare senza strumenti EDA a pagamento?
Sì. Uso EDA Playground, che è completamente gratuito e open source. Non è necessario fornire o acquistare licenze di strumenti per lavorare con me.
Puoi fare verifica UVM per design FPGA?
Sì. Supporto flussi di verifica basati su UVM usando Vivado, così gli sviluppatori FPGA possono ottenere la stessa qualità di testbench strutturato dei progetti ASIC.
Cosa conta come revisione?
Una revisione significa aggiustare o correggere il lavoro consegnato in base all'ambito originale concordato. Aggiungere nuovi moduli, segnali o funzionalità dopo la consegna è considerato un nuovo servizio.
Sono uno studente. Questo servizio fa per me?
Sì. Aiuto regolarmente studenti con progetti di corso e design di fine anno. Scrivimi con i requisiti del tuo compito e ti suggerirò il pacchetto più adatto.
