Progetterò, simulerò e debugerò moduli RTL Verilog FPGA

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Esha

Corea del Sud

Parlo Urdu, Inglese

Ingegnere FPGA, Verilog, MATLAB e Python

Sono un ricercatore e sviluppatore ingegneristico specializzato in progettazione FPGA, Verilog/SystemVerilog, MATLAB, Python e simulazioni ingegneristiche. Lavoro con progettazione RTL, testbench, sim...
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Informazioni su questo servizio

Hai bisogno di aiuto con Verilog, SystemVerilog, FPGA o progettazione RTL? Offro servizi affidabili di sviluppo FPGA, simulazione, debug e verifica per progetti di ingegneria e ricerca.

I miei servizi includono:

Progettazione RTL Verilog/SystemVerilog

Sviluppo di moduli FPGA

Sviluppo di testbench

Simulazione funzionale e analisi delle waveform

Debug RTL e ottimizzazione del codice

Progettazione FSM e logica digitale

Supporto alla simulazione e sintesi con Xilinx Vivado

Analisi di timing e risorse

Documentazione tecnica

Posso lavorare su singoli moduli RTL o su progetti FPGA multi-modulo e fornire codice sorgente pulito e ben strutturato con risultati di simulazione secondo il pacchetto scelto.

Strumenti & Tecnologie:

Verilog, SystemVerilog, FPGA, RTL, Xilinx Vivado, progettazione digitale, Python e MATLAB per supporto all'analisi quando necessario.

Contattami prima di ordinare un progetto FPGA complesso o personalizzato. Invia le tue specifiche, il target FPGA/dispositivo, le funzionalità richieste, lo strumento/versione e i deliverables attesi così posso consigliarti il pacchetto più adatto.

Offro supporto di sviluppo ingegneristico, debug, consulenza e formazione. Non completo lavori accademici con voti a nome degli studenti.

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design, simulate and debug verilog fpga rtl modules
Schermo intero
design, simulate and debug verilog fpga rtl modules

Piattaforma:

FPGA

Expertise:

Debug

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testing

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Programmazione

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