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Progetterò moduli verilog e systemverilog rtl fpga
Ciao, sono Fahad Ahmad, un Ingegnere Elettrico con competenze in codifica Verilog, conversione MATLAB/Python in Verilog e implementazione FPGA. Offro soluzioni di design digitale precise e di alta qua...
Informazioni su questo servizio
Hai bisogno di un Verilog/SystemVerilog RTL pulito, sintetizzabile e che funzioni realmente in hardware, non solo in simulazione?
Sono un ingegnere elettronico specializzato in progettazione di circuiti digitali, attualmente in formazione sui flussi avanzati di ASIC/RTL. Ho progettato e validato un intero SoC RISC-V (core pipelined a 5 stadi RV32I con predizione di branch) su FPGA Xilinx Artix-7, raggiungendo la chiusura completa dei timing senza violazioni di setup/hold su circa 76.000 endpoint.
COSA COSTRUISCO:
FSM, contatori, MUX, ALU
Interfacce UART, SPI, I2C
FIFOs, controller di memoria, arbitri
Datapath pipelined e unità di controllo
Progetti sicuri CDC
Logica personalizzata secondo le tue specifiche
COSA OTTIENI:
RTL pulito, commentato e sintetizzabile
Waveform di simulazione che dimostrano la correttezza
File pronti per Vivado, ISE, ModelSim, Quartus
Spiegazione chiara del progetto
STRUMENTI: Xilinx Vivado, Xilinx ISE, ModelSim, Intel Quartus Prime
Da un singolo modulo a un intero datapath/control, lo progetterò in modo corretto, sintetizzabile e leggibile.
Inviami le tue specifiche prima di ordinare così posso confermare ambito e tempistiche.
Piattaforma:
FPGA
FAQ
Traduzione automatica.
Fornisci un testbench con il pacchetto Basic?
Il pacchetto Basic include screenshot di waveform di simulazione per dimostrare la funzionalità, ma un file di testbench formale è incluso a partire dal pacchetto Standard. Fammi sapere se vuoi aggiungere un testbench a Basic come offerta personalizzata.
quali strumenti usi?
Xilinx Vivado, Xilinx ISE, ModelSim e Intel Quartus Prime. Consegnerei file compatibili con lo strumento che usi, basta che me lo dica in anticipo.
Puoi lavorare su una scheda FPGA specifica (Artix-7, Nexys A7, ecc.)?
Sì. Ho lavorato direttamente con schede Xilinx Artix-7 e Nexys A7. Se hai bisogno di constraint specifici per la scheda (file XDC/UCF) o generazione di bitstream, aggiungi l'extra di sintesi Vivado o contattami prima.
Ho solo un'idea approssimativa, non una specifica completa, puoi comunque aiutarmi?
Sì, contattami prima di ordinare. Ti aiuterò a trasformare la tua idea in una specifica chiara del modulo, così siamo allineati sull'ambito prima di iniziare il lavoro.
Fai anche verifica con SystemVerilog (UVM, constrained-random)?
Sì, questa è un servizio separato sul mio profilo focalizzato su verifica/UVM — dai un'occhiata alla lista dei miei servizi. Questo gig riguarda la progettazione RTL; il gig di verifica è per testbench e verifica basata su coverage.
Cosa succede se il mio progetto non rispetta i timing dopo la sintesi?
Se ordini il pacchetto Premium o l'aggiunta di sintesi, lavorerò sul progetto per aiutarti a risolvere le violazioni di timing entro l'ambito della revisione.
