Implementerò verilog vhdl su fpga soc

Stai cercando un ingegnere professionista FPGA/ASIC per Verilog, SystemVerilog, progettazione RTL, sviluppo FPGA o progetti di logica digitale?

Sono un Senior ASIC Engineer con oltre 6 anni di esperienza nel settore in progettazione FPGA e ASIC, sviluppo RTL, integrazione SoC, STA, chiusura temporale, CDC/RDC, SDC e verifica. Ho esperienza con Vivado, Quartus, Xilinx ISE, completato più di 500 progetti di implementazioni di livello industriale.

Servizi:

1. Progettazione RTL Verilog/SystemVerilog
2. Sviluppo FPGA (Vivado/Quartus)
3. Progettazione ASIC RTL & IP
4. Testbench & Verifica
5. Progettazione FSM
6. UART, SPI, I2C, AXI, AHB, APB
7. Sintesi & Vincoli temporali
8. Sostegno STA, CDC/RDC
9. Automazione Tcl/Python

Esperienza nei progetti:

1. Stopwatch, Clock, Timer
2. Ascensore, Lavatrice, Distributore automatico
3. UART, SPI, I2C
4. Motore di crittografia AES
5. Processori RISC-V & MIPS
6. FIFO
7. Interfacce SRAM/Flash
8. Progettazioni DSP & elaborazione segnali

Perché scegliermi?

1. Oltre 500 progetti di successo
2. Test bench
3. Demo hardware
4. RTL pulito e sintetizzabile
5. Consegna rapida
6. Documentazione dettagliata
7. Supporto post-consegna

Contattami prima di ordinare per discutere le tue esigenze.