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Farò verifica rtl e sviluppo di testbench uvm per fpga e asic
🔧 Sono Haseeb, un ingegnere di progettazione hardware specializzato in RTL design, VHDL, SystemVerilog, sviluppo FPGA e architettura RISC-V. Lavoro con FPGA di Xilinx, Intel e Lattice usando strument...
Informazioni su questo servizio
INGEGNERE DI VERIFICA RTL | UVM · SystemVerilog · FPGA · ASIC
Il tuo RTL supera il lint ma fallisce in silicio? I bug scoperti tardi costano 10 volte di più. Li trovo a livello di testbench prima del tapeout.
Sono un ingegnere di verifica professionista specializzato in verifica funzionale di progetti FPGA e ASIC usando SystemVerilog e UVM. Costruisco ambienti di verifica che trovano bug reali, chiudono coperture reali e ti danno fiducia che il tuo RTL sia corretto.
COSA CONSEGNO
sviluppo di testbench UVM (agent, sequencer, driver, monitor, scoreboard)
pianificazione di test diretti e con restrizioni random
controllori di protocollo SVA assertions, specifiche di proprietà
verifica basata sulla copertura (copertura funzionale + copertura del codice)
verifica di protocollo: UART, SPI, I2C, AXI4, APB, AHB
integrazione di VIP (Verification IP)
debug di simulazione e waveform (ModelSim, QuestaSim, VCS, Xcelium)
rapporti di bug con casi di test riproducibili
SCRIVIMI PRIMA DI ORDINARE
Condividi il tuo RTL, specifiche di protocollo e obiettivi di copertura, confermerò ambito e tempistiche.
Verifichiamolo correttamente la prima volta.
Piattaforma:
FPGA
FAQ
Traduzione automatica.
Scrivi ambienti UVM completi o solo testbench standalone?
Entrambi. Il pacchetto base include un testbench SystemVerilog diretto. I pacchetti Standard e Premium forniscono un ambiente UVM completo a livelli — agent UVM (sequencer, driver, monitor), scoreboard, modello di riferimento e sequenze di test riutilizzabili. L'ambiente è strutturato per essere esteso dal tuo team successivamente
Quali simulator supporti?
Lavoro con ModelSim, QuestaSim, Synopsys VCS. Dimmi quale simulatore usa il tuo team e garantirò che il testbench si compili e funzioni correttamente in quell'ambiente — inclusi i flag di compilazione corretti e il flusso di script.
Puoi verificare protocolli personalizzati o proprietari oltre UART/SPI/I2C/AXI?
Sì. Posso creare un agent UVM specifico per protocollo per qualsiasi interfaccia personalizzata, a partire da un documento di specifica o descrizione waveform. Per protocolli standard (AXI4, AXI4-Lite, AXI4-Stream, APB, AHB, AMBA), posso usare VIP esistenti o configurarli, oppure sviluppare un agent leggero personalizzato in base al tuo budget.
Ho una simulazione che fallisce ma non so dove sia il bug. Puoi debuggarla?
Certamente. Condividi il tuo RTL, testbench, log del simulatore e eventuali dump waveform falliti (.vcd/.fsdb). Troverò la causa del fallimento, identificherò se si tratta di un bug RTL, problema nel testbench o mismatch di timing/interfaccia, e ti consegnerò un report chiaro con una raccomandazione di fix o codice corretto.
