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Progetterò moduli rtl, verilog, systemverilog per FPGA e ASIC digital desi
🔧 Sono Haseeb, un ingegnere di progettazione hardware specializzato in RTL design, VHDL, SystemVerilog, sviluppo FPGA e architettura RISC-V. Lavoro con FPGA di Xilinx, Intel e Lattice usando strument...
Informazioni su questo servizio
Hai bisogno di RTL pulito e sintetizzabile per progetti FPGA o ASIC? Offro servizi professionali di progettazione RTL usando Verilog, SystemVerilog e VHDL per sistemi digitali di qualità di produzione.
Servizi inclusi:
- Progettazione e codifica RTL
- Design digitale FPGA/ASIC
- Progettazione FSM
- Interfacce UART, SPI, I2C, AXI
- Simulazione e sviluppo testbench
- Ottimizzazione dei tempi
- Prototipazione FPGA
- Debug RTL e revisione del codice
- Verilog/SystemVerilog pronto per la sintesi
Strumenti e piattaforme:
Vivado, Quartus, ModelSim, QuestaSim, Verilator
Famiglie FPGA:
Xilinx Artix-7, Spartan, Zynq, Intel/Altera Cyclone
Tutti i deliverable includono RTL documentato, waveform di simulazione, file sorgente organizzati e codice verificato.
Lavoro con startup, studenti, ricercatori e aziende hardware che necessitano di soluzioni affidabili di RTL per FPGA/ASIC.
Contattami prima di ordinare con le specifiche del progetto, dispositivo FPGA, interfacce e requisiti di timing.
Parole chiave: RTL Design, Verilog, SystemVerilog, FPGA, ASIC, Design digitale, Ingegnere FPGA
Piattaforma:
FPGA
FAQ
Traduzione automatica.
Puoi aiutare con compiti accademici o universitari?
Sì, posso assistere con compiti accademici a scopo didattico.
Forni la codifica verificata tramite simulazione o solo l'RTL?
Tutti i pacchetti includono almeno un testbench diretto e conferma waveform di simulazione. I pacchetti Standard e Premium includono testbench auto-verificanti con output pass/fail, garantendo la correttezza prima ancora di toccare l'hardware.
Ho un progetto parziale che necessita di debug o ottimizzazione — puoi aiutare?
Sì. Debug RTL, risoluzione problemi di sintesi e ottimizzazione dei tempi sono nel mio scope. Condividi il codice esistente e i log di sintesi/simulazione, e diagnosticherò e risolverò i problemi. Contattami prima così posso valutare lo scope.
Puoi implementare protocolli di comunicazione personalizzati oltre UART/SPI/I2C?
Sì — incluso AXI4, AXI4-Lite, AXI4-Stream, APB, AHB, PCIe (logica del controller), livelli Ethernet MAC e protocolli proprietari personalizzati. Descrivi la specifica del protocollo e lo implementerò correttamente.
L'RTL consegnato è pronto per la sintesi ASIC, non solo FPGA?
Sì. Scrivo RTL indipendente dalla tecnologia che evita primitive FPGA a meno che non venga esplicitamente richiesto. Per obiettivi ASIC, garantisco assenza di latch impliciti, strategie di reset corrette e gestione pulita del CDC (crossing del dominio di clock) — pronto per strumenti di sintesi come Synopsys DC o Cadence Genus.
