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Farò design RTL FPGA in verilog e verifica UVM in SystemVerilog
Ingegnere FPGA per design RTL e verifica UVM
Benvenuto nel mio profilo di Design & Verifica Digitale. Sono un ingegnere VLSI/FPGA specializzato in design RTL front-end e verifica avanzata con UVM.
La nostra esperienza:
• Design RTL: Verilog/Syst...
Informazioni su questo servizio
Ciao, sono un Ingegnere di Hardware Digitale e Verifica. Progetto, ottimizzo e verifico architetture FPGA pulite, sintetizzabili, basate sui tuoi requisiti personalizzati, specifiche o diagrammi a blocchi.
Accolgo con orgoglio clienti internazionali, team aziendali, startup e studenti di ogni cultura. Che tu sia un ingegnere del settore che lancia un modulo hardware o uno studente alle prese con un compito difficile di design digitale, sono qui per supportare completamente il tuo progetto con comunicazioni chiare.
Cosa consegno:
Moduli RTL FPGA personalizzati e core hardware IP usando Verilog & SystemVerilog
FSM robuste, FIFO, contatori, timer e pipeline di dati ad alta velocità
Integrazione completa di protocolli AXI, AHB, APB, SPI, UART e Avalon DMA
Testbench di verifica e simulazioni funzionali (Layered SV & Advanced UVM 1.2)
Assertions in SystemVerilog (SVA) e copertura funzionale completa
Debug approfondito RTL, correzioni di sintassi e verifica dei tempi
Strumenti & Software:
Intel Quartus Prime
QuestaSim / ModelSim
Platform Designer (QSYS)
Contattami prima di ordinare così possiamo rivedere insieme le specifiche del tuo progetto!
Piattaforma:
FPGA
Expertise:
Debug
•
Ottimizzazione SoC
•
testing
Il mio portfolio
FAQ
Traduzione automatica.
Accetti compiti accademici, attività di laboratorio universitarie o progetti personalizzati degli studenti?
Sì, assolutamente! Accetto e supporto con piacere compiti di laboratorio universitario, progetti di fine corso e incarichi accademici personalizzati da studenti di tutto il mondo. Garantisco che tutte le consegne includano codice sorgente pulito, commentato e output di simulazione strutturale facile da seguire e presentare.
Quali schede hardware FPGA e protocolli supporti specificamente?
Mi specializzo nell'ecosistema Intel/Altera, lavorando ampiamente con piattaforme come il Terasic DE1-SoC (Cyclone V). Configuro, debuggo e integro protocolli bus standard del settore come AMBA AXI, AHB, APB, SPI, UART e interfacce Avalon DMA Memory-Mapped.
Puoi costruire un ambiente di verifica completo usando UVM 1.2 da zero?
Sì. Posso progettare ambienti di testbench modulari, basati su classi in SystemVerilog UVM 1.2, completi di agent attivi, driver, monitor e scoreboard auto-verificanti. Scrivo anche Assertions in SystemVerilog (SVA) concorrenti e gestisco distribuzioni di constraint per raggiungere il 100% di copertura funzionale.
