Scriverò systemverilog, testbench verilog e verificherò il tuo design rtl

Hai RTL che necessita di una verifica reale, non solo di un rapido controllo di simulazione? Scrivo testbench auto-verificanti e ambienti di verifica in Verilog/SystemVerilog progettati per trovare bug, non solo per confermare che il percorso felice funzioni.

Come lavoro:

I testbench confrontano automaticamente i risultati attesi, non qualcosa che devi guardare a occhio in un visualizzatore di waveform. Per moduli aritmetici o con molti dati, verifico anche con un modello di riferimento indipendente (di solito Python) per avere una vera fiducia che la logica sia corretta.

Lavori recenti:

Core CPU verificato contro un suite di test funzionali standard del settore (tutti gli opcode, modalità di indirizzamento, interrupt)

Acceleratore hardware verificato contro un modello d’oro Python, 896/896 operazioni corrispondenti

Moduli di interfaccia/protocollo testati con loopback e iniezione di errori volontari

Posso condividere repo e risultati prima che tu ordini.

Ideale per:

• RTL che necessita di un testbench indipendente
• Test di copertura/edge-case oltre i test di base
• Verifica di sanity prima di sintesi/tapeout
• Progetti accademici o personali che richiedono rigore reale

Strumenti: ModelSim/Questa, Verilator, Python, SVA/formale di base (SymbiYosys)

Non sei sicuro di quale package sia adatto? Invia il tuo RTL e il comportamento previsto, sono felice di valutarlo.