Progetterò ASIC, verifica RTL e progettazione fisica

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Jamshaid

Pakistan

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Ingegnere di progettazione FPGA RTL Verilog SystemVerilog UVM RISC V

Ciao! Sono Jamshaid Abbas, un ingegnere elettrico appassionato e attento ai dettagli con esperienza pratica in: ✅ Progettazione e simulazione di circuiti (Proteus, Multisim, PSpice, MATLAB) ✅ Progetta...
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Informazioni su questo servizio

Stai cercando supporto professionale per design ASIC, verifica RTL o progettazione fisica?

Sono un ingegnere elettronico con esperienza pratica in progettazione di IC digitali, verifica SystemVerilog/UVM e flussi di progettazione RTL-to-GDSII.

I miei servizi includono:

  • Specifiche fino a RTL sintetizzabile in Verilog/SystemVerilog
  • Sviluppo, debug e ottimizzazione di RTL
  • Testbench semplici diretti e auto-verificanti
  • Sviluppo di testbench UVM, agenti, sequenze, driver, monitor e scoreboard
  • Assertions SystemVerilog (SVA) e analisi di copertura
  • Simulazione funzionale e testing di regressione
  • Sintesi logica, analisi di timing e area
  • Progettazione fisica: floorplanning, placement, CTS, routing e report di implementazione

Strumenti:

Cadence Xcelium, Genus, Innovus e flussi open-source adatti usando Yosys, OpenROAD, Verilator o Icarus Verilog.

Deliverables: file RTL/testbench, script, risultati di simulazione, report di verifica e output di progettazione fisica applicabili.

Il lavoro che dipende da strumenti commerciali e PDK richiede un accesso con licenza appropriata.

Contattami con le tue specifiche prima di effettuare un ordine.

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asic design rtl verification and physical design
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Piattaforma:

FPGA

Sensori:

Temperatura

•

Accelerometro

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Ultrasonic

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Microfono

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Acqua

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Expertise:

Sviluppo firmware

•

RTOS

•

Debug

•

Ottimizzazione SoC

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