Progetterò progetti fpga usando verilog vhdl, xilinx vivado, analisi dati con python
PROGETTISTA PCB SENIOR, Sistemi Embedded, Sviluppo IoT
Informazioni su questo servizio
Aiuto ricercatori e ingegneri a realizzare le loro idee di design digitale usando Verilog, VHDL, Xilinx Vivado e Python. Che tu abbia bisogno di logica RTL personalizzata, integrazione di IP o script Python per analizzare e pulire i dati di output hardware, ci sono io.
Competenze principali
- Progettazione e integrazione di sistemi basati su FPGA e SoC
- Sviluppo FPGA con Verilog, VHDL, SystemVerilog e Chisel
- Codifica RTL, simulazione funzionale e sintesi
- Progettazione e integrazione di core IP personalizzati (Vivado)
- Processori a ciclo singolo, multi-ciclo e pipelined
- Progettazione di FSM, contatori, ALU, controller e processori
- Prototipazione FPGA, mappatura hardware e verifica
- Sviluppo FPGA embedded
- Creazione di testbench e ambienti di verifica
Competenze in processor e architettura
- Conversione da C/C++ ad assembly (e viceversa)
- Esperienza con MIPS, RISC-V, x86
Esperienza pratica con:
- Zynq Ultrascale+ MPSoC
- Zynq-7000 Series
- Spartan-3
Piattaforma:
FPGA
Sensori:
Camera
Expertise:
Ottimizzazione SoC
Il mio portfolio
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FAQ
Traduzione automatica.
Con quali schede FPGA lavori?
Mi concentro principalmente sui chip Xilinx/AMD (Artix-7, Kintex-7, Zynq, UltraScale+) all’interno di Vivado, ma la logica HDL di base funziona su quasi tutte le schede standard.
Perché usare Python insieme allo sviluppo FPGA?
Python rende molto più semplice il testing hardware! È ottimo per generare vettori di test, leggere file di output grezzi dalla tua scheda o simulatore, e tracciare i dati così puoi vedere se il tuo hardware fa quello che dovrebbe.
Cosa ti serve da me per iniziare?
Una breve descrizione dei tuoi obiettivi, modello di chip/scheda target, linguaggio preferito (Verilog o VHDL) e eventuali diagrammi a blocchi o specifiche pronte.
Puoi aiutare con correzioni di bug hardware o codice esistente che non funziona?
Assolutamente! Inviami i file del progetto attuale, diagrammi a blocchi o log di errore da Vivado. Posso aiutarti a risolvere errori di timing, problemi di sintassi o bug logici e far funzionare il tuo progetto senza intoppi.
Fornirai i file completi del progetto al termine?
Sì, riceverai il codice sorgente completo (.v o .vhd), file di constraint (.xdc), archivi del progetto Vivado e eventuali script Python scritti per analisi dati o test.
