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Scriverò un testbench cocotb in Python per verificare il tuo rtl
Ingegnere di Verifica RTL e Progettazione FPGA
Ingegnere di progettazione e verifica ASIC con oltre 3 anni di esperienza nel settore nella verifica RTL e chiusura del timing, inclusa una tape-out a 12nm. Aiuto team hardware, startup e studenti a v...
Informazioni su questo servizio
Scrivo testbench basati su Python con cocotb per i tuoi progetti Verilog, SystemVerilog o VHDL. Funziona su simulatori gratuiti e open source come Verilator, quindi non paghi strumenti. Cosa ottieni: - test cocotb con driver, monitor e scoreboard - verifica rispetto a un modello di riferimento in Python - test casuali e diretti - un Makefile così puoi rifare tutto con un solo comando Verifico datapath DSP personalizzati e vettori RISC-V sul lavoro con questo metodo. Inviaci il tuo RTL e una breve descrizione del comportamento atteso.
Piattaforma:
FPGA
Sensori:
Temperatura
