Progetterò, debuggherò e simulerò progetti verilog rtl per fpga

Sono uno studente di Ingegneria Elettronica con 3 anni di esperienza precedente in Digital Logic Design, Verilog HDL e sviluppo RTL. Ho esperienza nel lavoro su circuiti digitali, progettazione FSM, contatori, implementazione di ALU e progetti hardware basati su simulazione.

Le mie aree di competenza includono:

• Progettazione RTL usando Verilog
• Progettazione di Finite State Machine (FSM)
• Progettazione di circuiti combinatori e sequenziali
• Contatori, registri, ALU, multiplexers
• Scrittura di testbench e analisi delle waveform
• Simulazione con ModelSim e Vivado
• Simulazione di circuiti digitali in Proteus e Logisim
• Debug e ottimizzazione del codice Verilog
• Concetti di progettazione digitale compatibili con FPGA

Sono dedicato a costruire solide relazioni professionali offrendo lavori puliti, organizzati e comprensibili, con comunicazione efficace e consegna puntuale.

Cosa riceverai:

• Codice sorgente Verilog
• Moduli RTL commentati
• Testbench
• Risultati di simulazione e waveform
• Tabelle di verità (se richiesto)
• Spiegazione schematica o logica
• Documentazione e commenti appropriati

Posso aiutarti con:

• Progetti universitari
• Compiti di laboratorio
• Progetti RTL personali
• Sistemi digitali da principiante a intermedio

Nota: Contattami prima di effettuare un ordine