Progetterò hardware vlsi e acceleratori ai per reti neurali
Ingegnere di progettazione digitale e ricercatore
Livello 1
Ha soddisfatto determinati criteri di prestazione e mostra un forte potenziale nel marketplace.
Informazioni su questo servizio
Senior Edge AI & Hardware Architect | 10 anni di esperienza
Smetti di far girare modelli software lenti su GPU che consumano molta energia. Io consegno Edge AI deterministico e a latenza ultra-bassa traducendo le tue reti neurali in silicio fisico personalizzato.
Come architetto VLSI di livello PhD con 10 anni di esperienza, colmo il divario tra affidabilità enterprise ADAS e ricerca avanzata in AI per progettare hardware ottimizzato per i rigorosi trade-off di Power, Performance e Area (PPA). Trasformo modelli Python/MATLAB in Verilog/SystemVerilog altamente ottimizzati e sintetizzabili per ambienti FPGA e ASIC personalizzati.
Campi di competenza:
- Acceleratori AI: RTL personalizzato per CNN, RNN e blocchi Transformer.
- Logica avanzata: CORDIC hardwired, logica bit-seriale per filtri Gabor.
- Ottimizzazione dei modelli: Quantizzazione hardware INT8/Fixed-point.
- Sintesi ASIC: Netlist a livello di gate e timing tramite Cadence Genus (<90nm).
- Flusso FPGA: Sintesi ad alte prestazioni per Xilinx Vivado & Intel Quartus.
- Verifica: Modellazione hardware bit-accurata e testbench.
Perché scegliere me: Offro affidabilità di livello enterprise, supportata da 5 anni di sviluppo industriale di ADAS.
NB: Contattami prima di ordinare per parlare della tua architettura e delle specifiche del modello!
Il mio portfolio
FAQ
Traduzione automatica.
Come gestisci la quantizzazione dei modelli AI per l'hardware?
I modelli AI in floating-point a 32 bit sono troppo pesanti per un silicio efficiente. Li converto in INT8 o in formati a punto fisso personalizzati. Questa quantizzazione consapevole dell'hardware mantiene alta precisione riducendo significativamente potenza e area nell'RTL finale.
Puoi progettare architetture per livelli specifici come Conv2D?
Sì. La mia ricerca si concentra esclusivamente sull'implementazione VLSI di reti neurali. Progetto array systolic specializzati per convoluzioni, unità MAC ottimizzate e gerarchie di memoria personalizzate, tutte completamente pipelined per massimizzare il throughput del sistema.
Quali deliverable specifici fornisci per il flusso ASIC?
Oltre a Verilog RTL pulito, fornisco una netlist a livello gate completa e report dettagliati di potenza, area e tempi usando Cadence Genus. Per il full Physical Design (PnR), posso anche consegnare il layout routing usando Cadence Innovus.

