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Implementerò algoritmi dsp in verilog rtl
Ingegnere di progettazione digitale e ricercatore
Ingegnere elettronico orientato ai risultati e architetto VLSI con un comprovato track record in microarchitettura RTL e sviluppo di sistemi automotive a ciclo completo. Combina R&D avanzata nell'acce...
Informazioni su questo servizio
Senior DSP & Hardware Architect | 10 anni di esperienza
La matematica è economica nel software, ma costosa nell'hardware. Non sprecare risorse FPGA su IP cores gonfiati. Trasformo complessi algoritmi di Digital Signal Processing (DSP) in silicon fisico personalizzato e ad alta velocità.
Come architetto VLSI a livello di dottorato con un decennio di esperienza, inclusi 5 anni nello sviluppo industriale di ADAS presso TCS-EISI, mi specializzo nel tradurre modelli matematici avanzati in RTL ottimizzato. Progetto pipeline personalizzate per rispettare rigorosi vincoli di Power, Performance e Area (PPA) su target FPGA e ASIC.
Campi di competenza:
- CORDIC avanzato: architetture ad alta efficienza, inclusi implementazioni SAM-CORDIC con unità di controllo hardwired.
- Filtri complessi: filtri spaziali e in dominio della frequenza usando approssimazioni bit-serial e somma di tre termini per Log-Gabor.
- Datapath ad alta velocità: unità MAC personalizzate, pipeline FFT e operazioni matriciali.
- Traduzione: conversione di algoritmi Python/MATLAB in Verilog/SystemVerilog bit-precisi.
Perché scegliermi: affidabilità reale di livello enterprise supportata da ricerche avanzate.
NB: Contattami con il tuo modello matematico prima di ordinare!
#DSP #Verilog #FPGA #CORDIC #MATLAB
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Il mio portfolio
FAQ
Traduzione automatica.
Firmerai un NDA (Non-Disclosure Agreement)?
Sì, assolutamente. Capisco che i design architetturali, i modelli di reti neurali proprietarie e gli algoritmi DSP siano proprietà intellettuali molto sensibili. Sono completamente disponibile a firmare un NDA prima che condividi i dettagli del tuo progetto.
Di quali input hai bisogno da me per iniziare un progetto?
Per ottenere i migliori risultati, ho bisogno di un modello matematico chiaro (Python, MATLAB o Simulink), della tecnologia target o famiglia FPGA, e dei tuoi vincoli rigorosi di PPA (Power, Performance, Area) o timing.
Fornisci il testbench o solo il codice RTL?
Fornisco testbench robusti e auto-verificanti con tutti i pacchetti Standard e Premium. Non credo nella consegna di RTL non verificato rigorosamente tramite debug di waveform.
Quali strumenti EDA usi per sintesi e progettazione fisica?
Per flussi ASIC aziendali, uso strumenti Cadence standard del settore (Genus per sintesi, Innovus per PnR). Per target FPGA, fornisco flussi completi con Xilinx Vivado e Intel Quartus Prime. Sono anche molto competente nell'ecosistema open-source OpenLane.
Puoi ottimizzare il mio codice RTL esistente per rispettare i timing?
Sì. Se il tuo progetto attuale non rispetta i vincoli di timing o consuma troppe risorse, posso ristrutturare il datapath, implementare pipelining o applicare approssimazioni bit-serial per ottimizzarlo per il tuo target di silicio specifico.
Quali nodi tecnologici supporti per la sintesi ASIC?
Mi specializzo in sintesi e progettazione fisica per librerie di tecnologia a 90nm e inferiori, garantendo netlist a livello di gate pronte per la produzione e realistiche.
