Progetterò logica fpga personalizzata, algoritmi dsp e verilog rtl

Sì, assolutamente. Capisco che i design architetturali, i modelli di reti neurali proprietarie e gli algoritmi DSP siano proprietà intellettuali molto sensibili. Sono completamente disponibile a firmare un NDA prima che condividi i dettagli del tuo progetto.

Per ottenere i migliori risultati, ho bisogno di un modello matematico chiaro (Python, MATLAB o Simulink), della tecnologia target o famiglia FPGA, e dei tuoi vincoli rigorosi di PPA (Power, Performance, Area) o timing.

Fornisco testbench robusti e auto-verificanti con tutti i pacchetti Standard e Premium. Non credo nella consegna di RTL non verificato rigorosamente tramite debug di waveform.

Per flussi ASIC aziendali, uso strumenti Cadence standard del settore (Genus per sintesi, Innovus per PnR). Per target FPGA, fornisco flussi completi con Xilinx Vivado e Intel Quartus Prime. Sono anche molto competente nell'ecosistema open-source OpenLane.

Sì. Se il tuo progetto attuale non rispetta i vincoli di timing o consuma troppe risorse, posso ristrutturare il datapath, implementare pipelining o applicare approssimazioni bit-serial per ottimizzarlo per il tuo target di silicio specifico.

Mi specializzo in sintesi e progettazione fisica per librerie di tecnologia a 90nm e inferiori, garantendo netlist a livello di gate pronte per la produzione e realistiche.