Progetterò verilog rtl per progetti fpga, asic e vlsi

Hai bisogno di RTL Verilog/SystemVerilog sintetizzabile per un progetto FPGA o ASIC?

Sono un ricercatore PhD in architettura VLSI con 5 anni di esperienza nel settore nello sviluppo di hardware ADAS critici per la sicurezza presso TCS. Trasformo specifiche e algoritmi in RTL puliti, modulari e pronti per la produzione, ottimizzati per sintesi, timing e area.

Tutti gli RTL sono scritti da zero e consegnati con documentazione chiara, supporto alla verifica e pratiche di codifica modulari.

️ Progetti e interfacce comuni:

• Protocolli: UART, SPI, I2C, I2S
• Interconnessioni: Interfacce AXI4, AHB
• Logica di controllo: FSM personalizzate
• DSP: Filtri (Gabor, FIR), Elaborazione del segnale
• Hardware AI: Acceleratori di reti neurali, CORDIC

️ Competenze principali:

• Progettazione RTL: Verilog & SystemVerilog
• FPGA: Xilinx Vivado (Zynq/Artix), Intel Quartus
• Flusso ASIC: RTL sintetizzabile per un design attento a timing rigoroso
• Verifica: Testbench auto-verificanti e debug di waveform (ModelSim/XSim)

Consegne:

• Codice sorgente sintetizzabile
• Testbench e risultati di simulazione
• Documentazione microarchitetturale

Contattami prima di ordinare per discutere specifiche e dispositivi target!