Progetterò RTL Verilog personalizzato per FPGA e sintesi ASIC

Senior VLSI & FPGA Architect | 10 anni di esperienza

Non accontentarti di RTL che funziona solo in simulazione. Fornisco hardware pronto per la produzione e implementazioni VLSI di livello enterprise come un architetto di livello PhD che comprende le limitazioni fisiche del silicio.

Campi di competenza:

• Logica digitale: FSM personalizzati, datapath, controller di memoria.
• AI & DSP: Acceleratori di reti neurali, CORDIC, filtri Gabor.
• Sintesi ASIC: netlist a livello di gate, ottimizzazione PPA (<90nm).
• Design fisico: floorplanning, CTS, PnR, layout.
• Flow FPGA: sintesi, bitstream, chiusura temporale.
• Verifica: testbench robusti e debug delle waveform.

Toolstack & competenze:

• ASIC: Cadence Genus, Innovus, Virtuoso.
• FPGA: Xilinx Vivado, Intel Quartus Prime.
• HDL/Sim: Verilog, SystemVerilog, VHDL, ModelSim.
• Open-Source: OpenLane, Magic, Xschem, Netgen.

Perché scegliermi:

• Livello PhD: Traduco reti neurali complesse e algoritmi in silicio fisico.
• Affidabilità aziendale: 5 anni di progettazione di sistemi ADAS critici per la sicurezza.

NB: Scrivimi prima di ordinare per discutere della tua architettura e dei nodi tecnologici!

• #Verilog #FPGA #ASIC #SystemVerilog #Cadence