Sembra che questo servizio sia in sospeso

Svilupperò e verificherò design rtl usando verilog, systemverilog e uvm

Alcune informazioni sono state tradotte automaticamente.
Osama

Pakistan

Parlo Urdu, Pashtu, Inglese
Ingegnere di FPGA e RTL Design con esperienza pratica in Xilinx Zynq RFSoCs, progettazione di processori RISC-V e verifica con SystemVerilog. Ho costruito processori multicycle e pipelined da zero, la...
Continua a leggere
Informazioni su questo servizio

Stai cercando un ingegnere affidabile per progettare, verificare o debugare i tuoi progetti RTL e FPGA? Sei nel posto giusto.

Sono specializzato in progettazione RTL e verifica funzionale usando SystemVerilog e UVM. Con esperienza pratica maturata in ruoli industriali e ricerca accademica, consegno lavori di qualità da produzione, non solo codice che simula.

Ciò che posso fare per te:

  • Scrivere e verificare progetti RTL in Verilog / SystemVerilog
  • Costruire testbench UVM a strati (driver, monitor, scoreboard, coverage)
  • Verificare interfacce SPI, UART, AXI, Wishbone
  • Implementazione FPGA su Xilinx Vivado / Quartus
  • Analisi dei tempi, sintesi e debug
  • Simulazione usando QuestaSim o Cadence Xcelium

Ho progettato processori RISC-V multicycle e pipelined, verificato core SPI con ambienti UVM completi e lavorato con Xilinx Zynq RFSoCs in sistemi RF professionali. Attualmente sono Research Affiliate all'Università GIST in Corea del Sud.

Comunicazione chiara, consegna puntuale e codice ben documentato ogni volta. Contattami prima di ordinare così possiamo discutere i tuoi requisiti esatti.

Continua a leggere
develop and verify rtl designs using verilog, systemverilog and uvm
Schermo intero
develop and verify rtl designs using verilog, systemverilog and uvm

Tag correlati