Farò progettazione e verifica RTL usando Verilog, SystemVerilog

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Poorna

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Sono un ingegnere VLSI freelance con esperienza in progettazione digitale, codifica RTL e verifica funzionale per progetti ASIC e FPGA. Mi specializzo nello sviluppo hardware end-to-end, dalla progett...
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Informazioni su questo servizio

Stai lavorando a un progetto ASIC o FPGA e hai bisogno di aiuto con la progettazione o la verifica RTL?

Sei nel posto giusto!


Offro progettazione professionale RTL e sviluppo di testbench usando Verilog/SystemVerilog per moduli hardware di base e avanzati. Che tu sia uno studente, ricercatore o ingegnere, posso aiutarti a simulare, verificare e preparare il tuo progetto.


Progettazione RTL di base & testbench

  • Modulo RTL semplice (logica a 1 livello)
  • Struttura di testbench di base
  • Stimolo di input & monitoraggio
  • Output di waveform
  • Verilog/SystemVerilog
  • Fino a 1 modulo


Standard e Premium

Progettazione RTL multi-livello & testbench

  • Progettazione gerarchica/multi-livello
  • Struttura completa di testbench
  • Stimolo di input/output & controlli
  • Generazione e osservazione di waveform
  • Struttura di progetto con codice pulito e modularità
  • Assertions di base incluse
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Schermo intero
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