Progetterò rtl sintetizzabile e testbench uvm in systemverilog

Sono un ingegnere di progettazione digitale e verifica con oltre 3 anni di esperienza pratica in ASIC e FPGA. La maggior parte del mio lavoro riguarda SystemVerilog, e utilizzo Python e C++ per modelli di riferimento, script e strumenti di verifica.

Le cose con cui posso aiutarti:

- Progettazione RTL in SystemVerilog e test di auto-verifica

- Verifica di interfacce bus, in particolare AXI4

- Verifica di processori e RISC-V usando suite di test open-source

- Progettazione RTL e pulizia, inclusi fix di lint

- Modelli Python per controllare il comportamento prima di passare a RTL

- Flussi Makefile e liste di file per la simulazione

Strumenti: Synopsys VCS, Cadence Xcelium, Xilinx Vivado e MATLAB/Simulink quando serve un modello.

Come lavoro: inviami le tue specifiche e RTL prima di ordinare. Li leggerò e ti dirò cosa posso consegnare realisticamente e quanto tempo ci vorrà. Le consegne includono progettazione rtl, testbench, script di esecuzione, documentazione di progetto e una breve nota su cosa è stato testato e cosa no.