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Progetterò e simulerò il tuo modulo verilog rtl con testbench
Ingegnere elettronico con esperienza in simulazione circuiti RTL e progettazione PCB
Studente di ingegneria elettronica (Instrumentation & Controls, NSUT) con esperienza pratica in progettazione RTL (Verilog: FIFO, FSM), simulazione di circuiti analogici (LTspice, QUCS — RC, Op-Amp, f...
Informazioni su questo servizio
Ti aiuterò a progettare, debuggare o verificare moduli logici digitali di piccole e medie dimensioni in Verilog come FIFO, FSM, contatori, ALU e blocchi RTL simili. Scriverò RTL pulito, sintetizzabile, insieme a un testbench auto-verificante in Icarus Verilog, e condividerò screenshot delle waveform (GTKWave) che mostrano il comportamento funzionale corretto.
Ideale per: aiuto con compiti, piccoli progetti FPGA, debug di RTL esistenti che non si comportano come previsto o verifica del tuo progetto rispetto a una specifica.
Cosa otterrai: file(s) RTL, testbench, output waveform e una breve spiegazione di cosa è stato verificato.
Piattaforma:
Altro
Sensori:
Altro
Expertise:
Debug
•
testing
•
Programmazione
FAQ
Traduzione automatica.
Puoi debuggare il mio codice Verilog esistente invece di scriverne di nuovo?
Sì — inviami il tuo codice e una descrizione del problema, e lo debuggherò, spiegherò la causa principale e condividerò il codice corretto con un testbench che dimostra la soluzione.
Puoi aiutarmi con il compito universitario?
Sì, aiuto regolarmente con compiti di Verilog a livello di corso — FIFO, FSM, contatori, ALU e moduli logici digitali simili.
