Progetterò RTL FPGA in Verilog VHDL usando Vivado e Quartus

Hai bisogno di hardware FPGA pulito, sintetizzabile e che funzioni realmente in silicio, non solo in simulazione? Progetto e implemento RTL per progetti FPGA e ASIC usando Verilog, VHDL e SystemVerilog, mirati a dispositivi Xilinx e Intel/Altera tramite Vivado, Vitis e Quartus Prime.

Cosa ottieni:

- RTL sintetizzabile (Verilog / VHDL / SystemVerilog) scritto secondo le tue specifiche

- Testbench e simulazione in ModelSim / Vivado Simulator con verifica delle waveform

- Progetto con timing chiuso, basato su constraint (XDC/SDC)

- Documentazione chiara: diagramma a blocchi, lista delle porte, note sui tempi

- Supporto per IP comuni: UART, SPI, I2C, FIFO, VGA, DMA, interfacce basate su AXI

Perché lavorare con me:

Mi concentro su progetti che rispettano i tempi e rispecchiano il comportamento reale dell'hardware, non su codice che sembra corretto solo in testbench. Ogni consegna include una prova di simulazione così puoi verificare prima di accettare.

Come funziona:

1. Inviami le tue specifiche, datasheet o codice esistente

2. Confermo l'ambito, la scheda/dispositivo target e i vincoli di clock

3. Consegno RTL + testbench con risultati di simulazione

4. Revisioni fino a quando non soddisfa le tue esigenze

Contattami prima di ordinare se il tuo progetto necessita di un dispositivo, scheda o IP personalizzato non elencato nei pacchetti.