Farò progettazione asic, sviluppo rtl, coding vhdl verilog e sviluppo fpga
Ingegnere RTL Verilog/SystemVerilog per progettazione ASIC e verifica RTL
Informazioni su questo servizio
ASIC design, RTL development, digital logic design, e hardware verification esperto per i tuoi progetti di semiconduttori o di calcolo embedded. Consegnò codice pronto per la produzione in Verilog, SystemVerilog e VHDL ottimizzato per prestazioni, area e potenza.
IL MIO SERVIZIO INCLUDE:
- SVILUPPO DI RTL code in Verilog, SystemVerilog e VHDL.
- Custom digital IP architettura e design del core.
- Ottimizzazione di finite state machine (FSM).
- Prototipazione FPGA su AMD Xilinx e Intel Altera.
- Simulazione RTL usando ModelSim, Questa e Xcelium.
- Ambient di verifica funzionale sviluppo.
- Creazione di componenti di UVM testbench.
- SystemVerilog Assertions (SVA) scrittura.
- Synthesis support e generazione di netlist.
- Timing closure e risoluzione di violazioni di setup/hold.
- Integrazione di bus protocol per AXI4, Avalon e APB.
- Progettazione di controller periferici per SPI, I2C e UART.
- DSP block implementazione hardware.
- Integrazione memory interface per FIFO e SRAM.
- Legacy code conversion tra VHDL e Verilog.
Strumenti EDA supportati
- AMD Xilinx Vivado / Intel Quartus Prime
- Siemens ModelSim / Questa Sim
- Synopsys Design Compiler / Cadence Xcelium
Contattami prima di piazzare l'ordine
Tipo di controllo:
PLC
•
SCADA
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Altro
Linguaggio di programmazione:
C/C++
•
MATLAB
•
Python
•
Altro
Software:
Matlab
•
Altro
FAQ
Traduzione automatica.
Quali input servono per avviare il mio progetto di design digitale?
Forniscimi le specifiche architetturali, blocchi a schema, requisiti di tempo o descrizioni funzionali. Per prototipazione FPGA, indica la scheda di destinazione o il numero di componente FPGA.
Scrivi codice pulito pronto per la synthesis?
Sì. Tutto il codice RTL in Verilog, VHDL o SystemVerilog segue linee guida standard del settore ed è ottimizzato per area, potenza e chiusura dei tempi.
Quali strumenti EDA e IDE supporti?
Supporto AMD Xilinx Vivado, Intel Quartus Prime, Siemens ModelSim/Questa Sim, Synopsys Design Compiler e Cadence Xcelium.
Puoi costruire un ambiente di verifica per il mio RTL esistente?
Sì. Sviluppo ambienti di verifica funzionale robusti usando SystemVerilog Assertions (SVA) e testbench strutturati UVM o auto-checking.
Aiuti a risolvere violazioni di setup e hold?
Sì. Offro supporto di synthesis e servizi di timing closure per risolvere colli di ping a router e definire vincoli adeguati, assicurando che il design funzioni con le frequenze target.
Puoi convertire codice da VHDL a Verilog o viceversa?
Sì. Posso portare architetture di codice legacy tra VHDL, Verilog e SystemVerilog mantenendo l'accuratezza funzionale.

