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Debuggherò il tuo progetto FPGA, risolverò problemi di timing e di build in vivado
Ingegnere di sistemi embedded, ingegnere di progettazione FPGA
Sono un ingegnere professionista specializzato in sistemi embedded e design FPGA. Lavoro in questo campo da 7 anni. Ho esperienza diversificata in molte aree dell'ingegneria software e hardware. Nel c...
Informazioni su questo servizio
Se il tuo progetto FPGA si blocca, posso trovare il problema e risolverlo. Casi comuni: timing che non si chiude, una transazione AXI che si blocca, un progetto che funziona in simulazione ma non su hardware, o corruzione intermittente dei dati.
Lavoro su violazioni di timing e chiusura del timing (vincoli, floorplanning, pipelining), bug di AXI/DDR/DMA e data-path, problemi di clock e reset, crossing tra domini di clock, errori di build e implementazione in Vivado, e ottimizzazione di latenza o throughput.
Inviami il tuo progetto, o semplicemente i file rilevanti, con una descrizione chiara del sintomo. Con il piano Basic diagnostico il problema e ti dico esattamente cosa c'è che non va e come risolverlo. Con Standard e Premium lo risolvo e verifico la soluzione.
Ho 7 anni di esperienza nel debug di sistemi FPGA ad alta velocità in produzione, tra cui PCIe, Ethernet 100/400G, DDR e RFSoC. Scrivimi il sintomo prima di ordinare così posso indirizzarti al livello giusto.
Piattaforma:
FPGA
