Scriverò rtl in verilog o systemverilog con testbench e simulazione

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Joel James
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write verilog or systemverilog rtl with testbench and simulation
Schermo intero
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Informazioni su questo servizio

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Hai bisogno di Verilog o SystemVerilog funzionanti senza il mal di testa del debugging? Scrivo RTL puliti, sintetizzabili e li verifico con un testbench auto-controllante prima di consegnarli.


Ciò che ottieni:

- modulo(i) RTL secondo le tue specifiche: FSM, contatori, shift register, FIFO, controller UART / SPI / I2C, ALU, pipeline semplici

- un testbench auto-controllante che segnala PASS o FAIL

- waveform di simulazione (.vcd) che puoi aprire con GTKWave

- codice commentato e una breve README con la lista delle porte e le note sui tempi


La simulazione si fa con Icarus Verilog e GTKWave. Dimmi il target FPGA o il flusso di lavoro e scriverò il codice adatto, e ti dirò chiaramente cosa ho verificato in simulazione e cosa non ho ancora testato su hardware.


Posso anche debugare codice esistente, risolvere mismatch di simulazione o trasformare una specifica o un diagramma a blocchi in RTL. Includi sempre la specifica, i segnali di interfaccia e eventuali requisiti di timing quando mi scrivi.


Costruisco e spiego progetti per scopi di apprendimento e progetti reali. Non faccio esami con voti.



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Joel James

Python, Embedded C and Verilog developer for hire

5,0(1)
  • DaIndia
  • Membro daset 2025
  • Ultima consegna6 mesi

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    Inglese
Hi, I'm Joel — an Electronics & CS engineering student with hands-on experience in Python automation, embedded systems, and FPGA/Verilog design. I've built web scrapers, data processing scripts, Arduino and ESP32 IoT projects, and Verilog modules for real hardware targets. I know what it's like to be a student working on tight deadlines — so I keep my communication clear and my deliverables clean. Whether you need a Python script that saves you hours, an embedded project done right, or Verilog code that actually synthesizes — I've got you covered. Let's build something.

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