Svilupperò un testbench systemverilog uvm per il tuo design rtl

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Vasu A

India

Parlo Inglese

Ingegnere di Verifica del Design

Sono un Ingegnere di Verifica del Design con vasta esperienza in verifica a livello SoC e IP usando SystemVerilog e UVM. Mi specializzo in protocolli AMBA, copertura funzionale e assertions SVA per ga...
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Informazioni su questo servizio

Ti aiuterò a verificare il tuo design RTL in Verilog/SystemVerilog usando un testbench SystemVerilog UVM strutturato.

Posso sviluppare o migliorare ambienti di verifica per IP e moduli usando componenti UVM riutilizzabili come:

  • Sequenze e classi di transazioni
  • Driver, monitor e agent
  • Scoreboard e modelli di riferimento
  • Testcase con restrizioni casuali e diretti
  • Assertions SystemVerilog (SVA)
  • Copertura funzionale e report di copertura
  • Sostegno al debug per fallimenti di simulazione e mismatch

Posso supportare protocolli comuni come AXI, AXI-Lite, APB, AHB, AXI-Stream, I2C e interfacce RTL personalizzate.

Per favore condividi i tuoi file RTL, dettagli di interfaccia/protocollo, comportamento atteso, preferenza per il simulatore/strumento e qualsiasi codice di testbench esistente prima di effettuare l'ordine. Per IP complessi, design multi-interfaccia o verifica a livello SoC, contattami prima per un'offerta personalizzata.

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develop a systemverilog uvm testbench for your rtl design
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Piattaforma:

FPGA

Expertise:

Ottimizzazione SoC

•

Microcontroller

•

Robotics

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