Farò design rtl personalizzato e verifica systemverilog

Progettazione FPGA ad alte prestazioni e accelerazione AI

Hai problemi con alta latenza nei tuoi modelli AI? O forse stai affrontando problemi di timing nel tuo RTL attuale? Mi specializzo nel trasformare algoritmi complessi in architetture hardware ottimizzate.

Ciò che offro:

• Progettazione RTL personalizzata: Verilog/SystemVerilog pulito e sintetizzabile, su misura per Xilinx (Vivado/ISE) o Intel (Quartus).
• AI/ML on Edge: Mi specializzo in acceleratori hardware per CNN, YOLO e algoritmi DSP, ottimizzati sia per throughput che per utilizzo delle risorse (LUT/DSP).
• Verifica: Testbench robusti con meccanismi di auto-controllo per garantire hardware "First-Time-Right".
• Interfaccia AXI: Competenza in AXI4, AXI-Lite e AXI-Stream per un'integrazione seamless con SoC (Zynq/UltraScale+).

Strumenti che utilizzo:

• Xilinx Vivado / ISE / Vitis
• ModelSim / QuestaSim
• MATLAB/Simulink

Deliverables:

1. Codice RTL commentato completamente.
2. Testbench e waveform di simulazione.
3. Report di utilizzo risorse e timing.
4. (Opzionale) driver Python/C++ per test hardware.

Contattami prima di effettuare un ordine per discutere della tua architettura e delle tue restrizioni!