Farò la codifica del sistema Verilog per FPGA e ASIC

Ciao! Grazie per aver visitato il mio servizio.

Tradurrò le tue specifiche di progettazione in RTL utilizzando HDL Verilog/System Verilog per programmare FPGA o progettare ASIC . Posso verificare la funzionalità del tuo codice Verilog, eseguirne il debug e eseguire analisi di copertura tra cui:

• Codice (Blocco, Espressione, Attiva/Disattiva)
• FSM
• Funzionale

Posso realizzare il progetto con diversi protocolli (es. SPI) e posso progettare a qualsiasi livello, ad esempio ALU, sommatori, moltiplicatori, algoritmi, ecc. I miei servizi includono:

• Schema a blocchi
• Progettazione RTL
• Verilog HDL/Sistema Verilog
• Banco di prova
• Simulazioni
• Verifica
• FPGA
• Sintesi logica
• Progettazione fisica incluso layout
• Analisi della copertura
• SVA (asserzioni di sistema Verilog)
• Verifica della netlist

Strumenti che utilizzo:

• Xilinx Vivado
• Xilinx ISE
• Incisivo/Xcelium/VCS
• Modellosim
• Genere
• Innovativo
• Virtuoso
• Corsia aperta
• Iverilog

Nota: se il tuo progetto è complesso, ti preghiamo di contattarmi prima di effettuare l'ordine, in modo che possiamo concordare e bloccare le specifiche di progettazione prima che l'ordine venga effettuato.